SK하이닉스, 30년 이끌 차세대 D램 기술 로드맵 발표

세계 최고 권위 ‘IEEE VLSI 심포지엄’ 참가
기존 D램 기술 미세화 한계 직면
미래 핵심 ‘4F² VG 플랫폼·3D D램 기술’ 제시
10나노급 이하에서 4F² VG 플랫폼 전환 검토

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SK하이닉스가 오는 12일까지 일본 교토에서 진행되는 ‘IEEE VLSI 심포지엄 2025’에서 향후 30년을 이끌 차세대 D램 기술 로드맵을 공식 발표했다. IEEE VLSI는 전기전자공학자협회(IEEE)가 주관하는 반도체 회로 및 공정 기술 분야 세계 최고 권위 학술대회다. 매년 미국과 일본에서 번갈아 개최된다.

SK하이닉스는 3일차 기조연설에서 ‘지속가능한 미래를 위한 D램 기술 혁신 주도(Driving Innovation in DRAM Technology : Towards a Sustainable Future)’를 주제로 발표를 진행했다고 10일 밝혔다. 차선용 SK하이닉스 미래기술연구원장(CTO, 최고기술책임자)이 발표자로 나섰다.

차선용 CTO는 “현재의 ‘테크 플랫폼(다양한 세대를 아우르는 기술적인 틀)’을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “이를 극복하기 위해 10나노 이하 구조와 소재, 구성 요소 혁신을 바탕으로 4F² VG 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다”고 전했다.

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차선용 SK하이닉스 미래기술연구원장 CTO

4F² VG 플랫폼은 D램의 셀 면적(Cell area)을 최소화하고 수직게이트(Gate) 구조를 통해 고집적, 고속, 저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다. D램은 셀 단위로 데이터를 저장하는데 이 셀 하나가 차지하는 면적을 F²라고 하고 표현한다. F는 반도체 최소 선폭(Feature Size)을 뜻한다. 따라서 4F²는 1개 셀이 2Fx2F 면적을 차지한다는 의미로 한 칩 안에 더 많은 셀을 넣기 위한 고집적 기술을 말한다. VG(Vertical Gate)는 D램에서 트랜지스터 스위치 역할을 하는 게이트를 수직으로 세우고 그 주위를 채널이 감싸고 있는 구조다. 기존에는 게이트가 채널 위에 수평으로 눕혀져 있는 평면구조였다.

현재는 6F² 셀이 일반적이지만 4F² 셀과 함께 회로부를 셀 영역 아래로 배치하는 웨이퍼 본딩 기술을 적용하면 셀 효율은 물론 전기적 특성까지 개선되는 효과를 기대할 수 있다.

차 CTO는 4F² VG와 함께 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 업계에서는 이 기술의 제조비용이 적층 수에 비례해 증가할 수 있다는 관측이 있지만 SK하이닉스는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침을 밝혔다.

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SK하이닉스 주제발표 티저

이와 함께 구조적 혁신을 넘어 핵심 소재와 D램 구성요소 전반에 대한 기술 고도화를 추진해 새로운 성장 동력을 확보하고 이를 통해 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축하겠다는 계획도 전했다.

차 CTO는 “지난 2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았지만 지속적인 기술 혁신을 통해 현재에 이르게 됐다”며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고 업계와 함께 협력해 D램 미래를 현실로 만들어 가겠다”고 밝혔다.

이번 행사 마지막 날인 12일에는 박주동 SK하이닉스 부사장(차세대D램TF 담당)이 발표자로 나서 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구결과를 공개할 예정이다.