SK하이닉스 “한차원 높은 10나노 이하 기술 준비”

동아일보
입력 2025년 6월 11일 03시 00분

박현익 기자

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日서 차세대 D램 기술 로드맵 공개

SK하이닉스가 미국 전기전자공학회(IEEE) 주관 ‘초고집적회로(VLSI) 심포지엄 2025’에서 ‘4F² VG 플랫폼’ 기술 등 차세대 D램 기술 로드맵을 공식 발표했다.

차선용 SK하이닉스 미래기술연구원장(CTO)은 10일 일본 도쿄에서 열린 IEEE VLSI 심포지엄 2025 행사 기조연설을 통해 차세대 10나노(nm·1nm는 10억분의 1m) 이하 D램 생산을 겨냥한 4F² VG 플랫폼 기술을 준비하겠다고 밝혔다.

현재 공식적으로 개발된 최신 D램은 11∼12나노 수준이다. SK하이닉스가 이보다 더욱 미세 공정이 요구되는 10나노 이하 D램을 위해 한 차원 높은 기술을 적용하겠다고 밝힌 것이다.

4F² VG 플랫폼은 D램의 저장(셀) 면적을 최소화하는 기술이다. 통상 D램은 ‘F²’이라는 수치로 셀 면적을 표현한다. 해당 기술이 개발되면 기존 6F²보다 집적도가 높고 전력 효율이 개선될 것으로 기대된다.

차 CTO는 이와 함께 3D D램도 차세대 D램 기술의 핵심 중 하나로 꼽았다. 3D D램은 셀을 수직으로 쌓아 용량 효율을 키운 차세대 메모리 기술이다. 차 CTO는 “미세 공정이 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다”며 “4F² VG 플랫폼과 3D D램 기술로 10나노 이하에서 기술적 한계를 돌파하겠다”고 말했다.